锁相环Simulink仿真模型

通过这段的学习，我对锁相环的一些基本概念、结构构成、工作原理、主要参数以及simulink搭建仿真模型有了较清晰的把握与理解，同时，在仿真中也出现了一些实际问题，下面我将对这段学习中对锁相环的认识和理解、设计思路以及中间所遇到的问题作一下总结：

1. 概述

锁相环（PLL）是实现两个信号相位同步的自动控制系统，组成锁相环的基本部件有检相器（PD）、环路滤波器（LF）、压控振荡器（VCO），其结构图如下所示：

PD LF VCO 2. 锁相环的基本概念和重要参数指标

锁相是相位锁定的简称，表示两个信号之间相位同步。若两正弦信号如下所示：

ui(t)Uisin(iti)Uisin(t)uo(t)Uosin(oto)Uosin'(t)相位同步是指两个信号频率相等，相差为一固定值。

) i 当i=o，两个信号之间的相位差 (t) '(t 不 o为一固定值，

随时间变化而变化，称两信号相位同步。

当i≠o，两个信号的相位差  (t) '(t) ( i o)t i o，不论i

是否等于o，只要时间有变化，那么相位差就会随时间变化而

变化，称此时两信号不同步。若这两个信号分别为锁相环的输入和输出，则此时环路出于失锁状态。

当环路工作时，且输入与输出信号频差在捕获带范围之内，通过环路的反馈控制，输出信号的瞬时角频率v(t)便由o向i方向变化，总会有一个时刻使得i=o，相位差等于0或一个非常小的常数，那么此时称为相位锁定，环路处于锁定状态。若达到锁定状态后，输入信号频率变化，通过环路控制，输出信号也继续变化

并向输入信号频率靠近，相位差保持在一个固定的常数之内，则称环路此时为跟踪状态。锁定状态可以认为是静态的相位同步，而跟踪状态则为动态的相位同步。

环路从失锁进入到锁定状态称为捕获状态。 其他几个环路工作时的重要概念：

快捕带：能使环路快捕入锁的最大频差称为环路的快捕带，记为

L，两倍的快捕带为快捕范围。

捕获带：能使环路进入锁定的最大固有频差，用P表示，两倍的捕获带为捕获范围。

同步带：环路在所定条件下，可缓慢增加固有频差，直到环路失锁，把能够维持环路锁定的最大固有频差成为同步带，用H，

2H为同步范围。

三者关系为：LPH

在理想二阶环的情况下，在捕获状态下，评价捕获性能的主要指标为P、L和捕获时间TP。计算式如下：

L2nPTP0/2n23

其中，n为自然谐振角频率，后面将介绍n在设计环路滤波器时，将与（阻尼系数，由于考虑到不同对多种输入信号的误差响应和输出响应的影响，选取使响应曲线最平稳的最佳值0.707）决定滤波器两个参数的大小，仿真中可通过设定快捕带得到n。从这可以看到，TP不仅与环路参数有关，而且与初始频差有关，固有频差越大，则需捕获时间就越长。

在同步状态下，重要的指标有稳态相位误差e()和H，环路锁定后，频差等于0，但稳态相差通常会存在，它反映了环路的跟踪精度，稳态相差越小，跟踪精度越高。理想二阶环条件下，

H。

3. 锁相环的构成及工作原理

从锁相环结构图看到，其包括鉴相器、环路滤波器和压控振荡器。

3.1. 鉴相器

正弦型鉴相器即一乘法器（有些资料后接LPF），用于检测环路输入信号相位与输出信号相位间的相位误差e(t)，设输入输出信号分别为：

ui(t)Uisin(iti)Uisin(t)uo(t)Uocos(oto(t))Uocos'(t)作如下变换：

(t)itiot(io)tioio;1(t)oti

(t)ot1(t)

'(t)t(t)o2通过鉴相器后得到，

Kmui(t)uo(t)(1/2)*Km*UiUo*{sin[1(t)2(t)]sin[2ot1(t)2(t)]

ud(t)Ude(t)Km为相乘系数，这里为1/2。

3.2. 环路滤波器

由通过检相器式子看出，检相器输出包含了和频分量和差频分量，通过环路滤波器，由于其具有低通特性，和频分量将被滤除，输出为振荡器的控制信号uc(t)。记F(p)为环路滤波器的传递函数，则uc(t)F(p)ud(t)。

3.3. 压控振荡器

压控振荡器为电压频率变换器，其瞬时频率为 v(t)f[uc(t)]oKouc(t)当uc(t) =0时，v(t)=0。瞬时相位可以表示为 '(t)tt(t)dtK0voo0uc(t)dt（Ko 2(t)/p）*uc(t)通过以上分析，得到模拟锁相环的相位模型为：

相应的数字锁相环的模型为

则PLL的动态方程为

KdKd F(p) N(p)=Ko/p F(z) N(z)=Ko/(z-1) pe(t)p1(t)KF(p)sine(t)4. 数字锁相环的设计及simulink仿真

数字锁相环的设计主要在于环路滤波器和NCO的设计，而鉴相器则为一简单的数字乘法器。下面将主要介绍数字环路滤波器和NCO的设计。

4.1. 数字环路滤波器设计

在清楚数字环路滤波器的结构后，数字环路滤波器的系数是设计的主要部分，其结构如下图所示（simulink仿真图）：

传输函数为：F(z)uc(k)/ud(k)C1C2/(1z1)

由PLL的线性化数字模型得到的传递函数，将N(z)和F(z)代入得

KK(CC)z1KKCz2od12od1到H(z) 1[KK(CC)2]z1(1KKC)z2od12od1由PLL的线性化模拟模型得到传递函数并代入N(s)及F(s)，然后进行双线性变换（s(2/Ts)(1z1)/(1z1)）得到

[4T(T)2]2(T)2z1[(T)24T]z2nnnnnH(z) 2221[44T(T)](1z)[2(T)8]znnn比较两式得到C1、C2，分别为

C1(1/KoKd)*8nT/(44nT(nT)2)C2(1/KoKd)*4(nT)/(44nT(nT))22

通常KKoKd取1，取0.707，n可由自己设定的快捕带得到，T为抽样间隔，经计算然后可以求得两参数。

4.2. NCO

在介绍NCO的设计之前先介绍一下DDS算法。

4.2.1. DDS算法

NCO一般采用数字相位综合技术（DDS），该技术主要是由时钟驱动读取三角函数表，基于DDS的NCO结构如下图所示：

相位累加 三角函数发生器

一个N位字长相位累加器的DDS的基本结构图如下所示：

N位全加器 锁存器 三角波形存储器 D/A LPF 以单频信号说明DDS的工作原理，信号为

s(t)Uocos(2fot)Uocos(t)

为初始相位（即前述信号的相位初始值ot）

以采样频率fs对信号进行采样，得到离散相位序列

(k)2fokTsk

2foTs2fo/fs即连续两次采样间的相位增量，控制可控制输出信号的频

率。现将正弦函数一周期的相位2进行等分，当用N位字长的相

位累加器时，最小等分量为2/2N，若每次相位增量取，得到的最低频率增量为fomin/2Tsfs/2N，若频率控制字为M，则可得到输出信号频率增量为M/2TsMfs/2N。可以预见，若M越大，则相位累加幅度就越大，输出频率也就向目标频率变化越快，落到锁相环范围内捕获时间也就越小。

4.2.2. 设计原理

这样就可以清楚地得到NCO的数学模型。设NCO的自由振荡频率为fo，2(0)0，在相位累加器的字长为N、采样频率为fs确定的情况下，可确定所用DDS频率控制字的初始值和初始相位分别为Mo2fo/fs和2Mo/2N2fo/fs，根据环路工作原理，数字环路滤波器输出的控制电压加到NCO的控制端，来调整输出频率，即当数字环路滤波器输出的数字控制电压为uc(k)时，相应的频率控制字变化量就为Muc(k)，NCO输出频率和输出相位为：

foutfsMo/2NfsM/2N

(k)(k)

(k)KoMKouc(k)

''式中，(k)2M/2N，定义Ko2fs/2N为NCO的频率控制增益，单位为rad/(sV)。

NCO相当于一相位累加器，即一差分方程，转换到Z域，其传递方程即为2(k)uc(k)Ko'z1/(1z1)。

由此，便可以构造其仿真模型，仿真图如下所示。

5. 仿真模型及所遇到的问题 5.1. 无噪声模型

锁相环simulink仿真图如下所示

参数设置如表所示：

输入信号频率 采样频率 n 110e3HZ 300e3HZ 2*pi*10e3 2 K0 C1 C2 Simulation time

8.8844e+004 1.3159e+004 0.002s 运行模型后得到输入与输出频谱图比较如下：

动态看，NCO输出信号品率将从100e3HZ快速牵引到110e3HZ，但是有杂波存在，而输出与输入有20dB的差别，所以也可接受。

ud(k)和uc(k)分别的波形波如下：

这样可以较清楚看到捕获时间为0.0001s左右，理论计算值为1.1256e-005，还是存在差别，这个问题还有待研究。

总体而言，此仿真已起到了数字锁相环仿真的效果，输出信号跟

上了输入信号的相位，并有较好的稳定性，入锁之后能够保持同步。为了更好的看到ud(k)和uc(k)的入锁稳定过程图，和更好的达到入锁效果，我们必须修改参数来达到预想效果，新参数设置如下：

输入信号频率 采样频率 n 110e3HZ 300e3HZ 2*pi*10e3 2*3e3 8.4424e+004/300e3 1.3159e+004/300e3 0.125s K0 C1 C2 Simulation time ud(k)和uc(k)的波形如下：

我们这时可以非常清楚的看到在0.122s时达到稳定，此时锁相环快捕入锁。NCO输出频谱图为：

杂波较之前的仿真要轻，所以猜测因为K0的影响。当完全稳定后NCO的输出频谱为：

问题：频偏改变与入锁时间是否有关系。

5.2. 加入噪声的仿真及其结果

其模型图为：

分别在信噪比-10dB、0dB、10dB、100dB的情况下进行仿真（四种情况采用改进后的参数设置）。

5.2.1. SNR = -10dB

在此情况下，环路在极短时间内入锁，但很快又会失锁，NCO输出信号频率非常不稳定，锁相环无法正常工作。

5.2.2. SNR = 0dB

仿真时间为0.161，ud(k)和uc(k)的波形及输入输出信号频谱如下：

可以看到，在0.16s的时候，环路入锁，仿真时间变为inf时，将保持稳定。而在-5dB时，在0.065s左右入锁，并保持稳定。

5.2.3. SNR = 10dB

ud(k)和uc(k)的波形及输入输出信号稳定后的仿真时间定为0.15s，

频谱如下：

在0.15s左右，环路入锁，然后保持稳定。

5.2.4. SNR = 100dB

此情况相当于无噪声情况，环路很快入锁，锁定时间为0.122，然后将保持稳定。

通过实验，当SNR高于10dB时，均在0.122s左右入锁，低于-8dB，锁相环将不能正常工作。在-5dB到5dB之间，环路也将入锁，并保持稳定工作，但无明显规律。