第１８卷第１２期 光学精密工程 Ｏｐｔｉｃｓ ａｎｄ Ｐｒｅｃｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｖｏ１．１８ ＮＯ．１２ Ｄｅｃ．２Ｏ１Ｏ ２０１０年ｌ２月 文章编号 １００４—９２４Ｘ（２０１０）１２－２６６５—０７ 用于激光测距的高精度时间数字转换电路 冯志辉 ，刘恩海 （１．中国科学院光电技术研究所，四川成都６１０２０９； ２．中国科学院研究生院，北京１０００３９） 摘要：针对大容量现场可编程门阵列（ＦＰＧＡ）时间数字转换电路线性度较差的问题，采用小容量ＦＰＧＡ实现了用于激光 测距的高精度、高线性度时间数字转换电路。通过对高速汁数器、数字插入方法、编码器硬件算法的研究，分析了影响时 间数字转换电路精度和非线性误差的因素，提出了一种降低非线性误差的方法。首先，根据所分析的影响因素，解决了 高速锁存的问题，在单片小容量ＦＧＰＡ ＸＣ２Ｖ２５０上实现了时间数字转换电路；接着，通过ＵＳＢ接ＶＩ将携带时间信息的 计数器值和温度计码转为－进制编码值传给ＰＣ机，进行计算和显示；最后，设计了延时测量电路，对所设计的时间数字 转换电路进行了测试，得到了各个延时单元延时的大小，并进行了数据分析和处理。测试结果显示：时间数字转换电路 单次测时分辨率约为８Ｏ ｐｓ，校正后町达４Ｏ ｐｓ左右，微分非线性误差为一０．５２４Ｉ ＳＢ十０．４４８Ｉ ＳＢ，积分非线性误差为 １．５９８Ｉ ＳＢ～＋】．４９２Ｉ ＳＢ，可以满足飞行时间法激光测距中高精度测时的要求。 关 键 词：激光测距；时间数字转换电路；ＦＰＧＡ；非线性度 中图分类号： ＦＮ２４９；ＴＮ７０９ 文献标识码：Ａ ｄｏｉ：１０．３７８８／ＯＰＥ．２０ｌ０１８１２．２６６５ Ｈｉｇｈ—ａｃｃｕｒａｃｙ ＴＤＣ ｆｏｒ ｌａｓｅｒ ｒａｎｇｅ ｆｉｎｄｅｒ ＦＥＮＧ Ｚｈｉ—ｈｕｉ ～．Ｉ ＩＵ Ｅｎ—ｈａｉ （１．Ｉｎｓｔｉｔｕｔｅ ｏｆ ｏｐｔｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ Ｓｃｉｅｎｃｅｓ，Ｃｈｅｎｇｄｕ ６１０２０９，Ｃｈｉｎａ； ２．Ｇｒａｄｕａｔｅ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ Ｓｃｉｅｎｃｅｓ，Ｂｅｉｊｉｎｇ １０００３９，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ａ ｌｏｗ—ｄｅｎｓｉｔｙ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）ｗａｓ ｃｈｏｓｅｎ ｔｏ ｒｅａｌｉｚｅ ａ ｈｉｇｈ—ａｃｃｕｒａ— ｃｙ，ｌｏｗ ｎｏｎｌｉｎｅａｒｉｔｙ Ｔｉｍｅ ｔＯ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）ｃｉｒｃｕｉｔ ｔＯ ａ ｌａｓｅｒ ｒａｎｇｅ ｆｉｎｄｅｒ，ｆｏｒ ｔｈｅ ｈｉｇｈ—ｄｅｎ— ｓｉｔｙ ＦＰＧＡ ＴＤＣ ｃｉｒｃｕｉｔ ｓｈｏｗｅｄ ａ ｗｏｒｓｔ ｌｉｎｅａｒｉｔｙ．Ｔｈｅ ｈｉｇｈ—ｓｐｅｅｄ ｃｏｕｎｔｅｒ，ｉｎｔｅｒｐｏｌａｔｏｒ ｍｅｔｈｏｄｓ ａｎｄ ｔｈｅ ｅｎｃｏｄｅｒ ａｌｇｏｒｉｔｈｍ ｗｅｒｅ ｓｔｕｄｉｅｄ，ａｎｄ ｔｈｅ ｆａｃｔｏｒｓ ｅｆｆｅｃｔｉｎｇ ｏｎ ｔｈｅ ｈｉｇｈ—ｒｅｓｏｌｕｔｉｏｎ ａｎｄ ｎｏｎｌｉｎｅａｒｉｔｙ ｏｆ ＴＤＣ ｃｉｒｃｕｉｔ ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ｓｉｎｇｌｅ ＦＰＧＡ ｗｅｒｅ ａｎａｌｙｚｅｄ．Ｔｈｅｎ，ａ ｍｅｔｈｏｄ ｔｏ ｒｅｄｕｃｅ ｔｈｅ ｎｏｎｌｉｎｅａｒｉ— ｔｙ ｏｆ ＴＤＣ ｃｉｒｃｕｉｔ ｗａｓ ｐｒｏｐｏｓｅｄ．Ｆｏｃｕｓｉｎｇ ｏｎ ｔｈｅ ｍｅｔｈｏｄ，ａ ｈｉｇｈ—ｓｐｅｅｄ ｌａｔｃｈ ｐｒｏｂｌｅｍ ｗａｓ ｓｅｔｔｌｅｄ ｂａｓｅｄ ｏｎ ｔｈｅ ａｂｏｖｅ ｆａｃｔｏｒｓ．ａｎｄ ａ ＴＩ）Ｃ ｃｉｒｃｕｉｔ ｗａｓ ｄｅｓｉｇｎｅｄ ｂｙ ａ １ｏｗ—ｄｅｎｓｉｔｙ ＦＰＧＡ ＸＣ２Ｖ２５０．Ａ ＵＳＢ ｉｎｔｅｒｆａｃｅ ｗａｓ ｕｓｅｄ ｔｏ ｔｒａｎｓｆｅｒ ｔｈｅ ｔｉｍｅ ｓｉｇｎａｌ ｉｎｔｏ ｔｈｅ ｄｉｇｉｔａｌ ｃｏｄｅ ｔｏ ａ ＰＣ ｔｏ ｂｅ ｃａｌｃｕｌａｔｅｄ ａｎｄ ｄｉｓ— ｐｌａｙｅｄ．Ｆｉｎａｌｌｙ，ａ ｔｉｍｅ ｍｅａｓｕｒｅｍｅｎｔ ｃｉｒｃｕｉｔ ｗａｓ ｄｅｓｉｇｎｅｄ ｔｏ ｍｅａｓｕｒｅ ｔｈｅ ｄｅｌａｙ ｔｉｍｅ ｏｆ ＴＤＣ ｄｅｌａｙ ｃｅｌｌｓ．Ｏｂｔａｉｎｅｄ ｄｅｌａｙ ｔｉｍｅ ｗａｓ ｐｒｏｃｅｓｓｅｄ ａｎｄ ａｎａｌｙｚｅｄ，ａｎｄ ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｓｕｌｔｓ ｉｎｄｉｃａｔｅ ｔｈａｔ ｔｈｅ ｓｉｎ— ｇｌｅ ｐｌｏｔ ｐｒｅｃｉｓｉｏｎ ｏｆ ｔｈｅ ＴＤＣ ｃｉｒｃｕｉｔ ｉｓ ａｂｏｕｔ ８０ ｐｓ，ａｎｄ ｔｈｅ ｔｉｍｅ ｉｎｔｅｒｖａｌ ｒｅｓｏｌｕｔｉｏｎ ａｆｔｅｒ ｃａｌｉｂｒａｔｉｏｎ ｃａｎ ｒｅａｃｈ ４０ ｐｓ．Ｔｈｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｎｏｎｌｉｎｅａｒｉｔｙ ａｎｄ ｉｎｔｅｇｒａｌ ｎｏｎｌｉｎｅａｒｉｔｙ ｏｆ ＴＤＣ ｃｉｒｃｕｉｔ ａｒｅ ｂｅｔｗｅｅｎ一 收稿日期：２０１０—０３一ｌ６；修订日期：２０１０－０５—０７． 基金项目：中国科学院光电技术研究所预研资助项Ｅｌ 光学精密工程 第１８卷 ０．５２４Ｉ ＳＢ ａｎｄ＋０．４４８Ｉ ＳＢ，一１．５９８Ｉ ＳＢ ａｎｄ＋１．４９２Ｉ ＳＢ，ｒｅｓｐｅｃｔｉｖｅｌｙ． Ｋｅｙ ｗｏｒｄｓ：ｌａｓｅｒ ｒａｎｇｅ ｆｉｎｄｅｒ；Ｔｉｍｅ ｔｏ—Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）；Ｆｉｅｌｄ ｐｒｏｇｒａｍｍｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰ— ＧＡ）；ｎｏｎｌｉｎｅａｒｉｔｙ 一个时钟引脚焊盘通过一个全局缓冲器到达ＦＰ— １ 引 言 时间是科学研究、科学实验和工程技术等方 ＧＡ的中心，接着通过缓冲器扇出到达ＦＰＧＡ各 个象限的ｓｌｉｃｅｓ。这些时钟信号到达各个象限的 延时不一致，而且ＦＰＧＡ的容量越大，延时越不 面的基本物理参量。精密的时间测量不仅应用于 飞行时间法（Ｔｉｍｅ—ｏｆ ｆｌｉｇｈｔ，ＴＯＦ）激光测距、深 空通讯、卫星发射及监控、科学计量等领域，也在 粒子物理实验、地球动力学研究和人造卫星动力 学测地等领域发挥着越来越重要的作用 。时间 数字转换（Ｔｉｍｅ—ｔＯ ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ，ＴＤＣ）电路 是时间测量的基本手段，它将携带时间信息的模 拟信号转换为数字信号，从而实现时间信息的测 量。 近些年来，利用ＦＰＧＡ实现ＴＤＣ电路的研 究极受关注。一般来说，时间数字转换电路包括 两大部分的时间测量：其一是“粗”时间测量，测量 模块通常由计数器来实现；其二是“细”时问测量， 测量模块采用插入法来提高时问测量精度，插入 法包括模拟插入法和数字插入法。本文介绍了利 用ＦＰＧＡ数字插入法来实现高精度时间数字转 换电路，该方法由Ｎｕｔｔ于１９６８年首次提出 ］。 常见的数字插入法有：抽头式延迟线（ｔａｐｐｅｄ ｄｅ— ｌａｙ ｌｉｎｅ）＿３］、游标卡尺 、级联进位链 及专用进 位链 等。１９９５年Ｊｏｚｅｆ Ｋａｌｉｓｚ等人在单片ＦＰ— ＧＡ上利用抽头式延迟线插入法第一次实现了测 时精度为２００ ｐｓ的时间数字转换电路ｌ＿３］；２００６年 中国科技大学宋健等人利用专用进位链插入法在 单片１００ ＭＨｚ计数时钟的ＦＰＧＡ七实现了测时 精度为５０ ｐｓ的时间数字转换电路 ，该时间数 字转换电路也是目前为止在单片ＦＰＧＡ上实现 的测时精度最高的电路，其微分非线性误差（Ｄｉｆ— ｆｅｒｅｎｔｉａｌ Ｎｏｎｌｉｎｅａｒｉｔｙ，ＤＮＬ）为一０．９５３ＬＳＢ～十 １．０５１ＬＳＢ，积分非线性误差（Ｉｎｔｅｇｒａｌ Ｎｏｎｌｉｎｅａｒｉ ｔｙ，ＩＮＩ ）为一２．００３Ｉ ＳＢ～＋１．８５５Ｉ ＳＢ。若ＤＮＩ 误差指标≤１，意味着传输函数的单调性有保证， 没有丢码。ＩＮＬ误差表示实际传输函数背离直线 的程度 ｊ，ＩＮＬ大，表明该时间数字转换电路的非 线性误差较大，这多是由大容量ＦＰＧＡ的架构， 即时钟树分布延时不一致所引起的。时钟信号由 一致。用小容量的ＦＰＧＡ实现时间数字转换电 路可以降低非线性误差，但带来的问题是：系统时 钟频率的提商会导致ＦＰＧＡ程序时序设计难度 增加。 本文在参考大量文献的基础上，总结了此类 电路的设计方法，得到了在ＦＰＧＡ上实现ＴＤＣ 电路延时单元数与计数器时钟频率的关系，分析 了影响延迟线延时单元时问分辨率和非线性误差 的因素，提出了一种高速时钟下锁存延迟线延时 信息的方法，从而减小了ＦＰＧＡ时间数字转换电 路的非线性误差，最后采用专用延迟线插入法设 计了４００ ＭＨｚ计数器时钟频率的时间数字转换 电路。 ２ 时间数字转换电路的原理与设计 图１为激光测距ＴＤＣ电路的原理示意图。 由图可知激光测距时间测量由３部分组成：激光 主波信号ＳＴＡＲＴ和下一个计数器时钟上升沿之 间的时间间隔丁 ，激光主波信号ＳＴＡＲＴ和回波 信号ＳＴ（）Ｐ之问的计数器计数间隔Ｔ ，激光回 波信号ＳＴＯＰ与计数器时钟下一个上升沿之间 的时问间隔Ｔ 因此激光主波和回波信号之间的 时间问隔为： ｓ ａｎ ｒ－１ ＂ Ｓｔｏｐ ＂ ｒ＿］ ｃ 目ｆ： ； ＿１ ｎ几几几ｒＬ＂ ； ； 。 二 ，一 ０ 图１脉冲激光测距的ＴＤＣ测时原理 Ｆｉｇ．１ Ｍｅａｓｕｒｅｍｅｎｔ ｏｆ ＴＤＣ ｆｏｒ ｐｕｌｓｅｄ ｌａｓｅｒ 第１２期 冯志辉，等：用于激光测距的高精度时间数字转换电路 Ｔ ｌ—Ｔ ＋Ｔ 一Ｔ ， （１） 由图１可知，时间间隔Ｔ 和Ｔ 都不会超过 一个计数时钟周期Ｔ。的大小。 在ＦＰＧＡ中有多种专用的进位资源，这些进 位资源可以将相邻的逻辑单元级联起来，形成一 条对输入信号高精度延时的插入线。为了实现延 时插入线，必须考虑以下３个因素：（１）延迟线的 长度Ｌ，也就是延时单元的个数；（２）延迟线延时 单元的延时大小Ｔ；（３）计数器计数时钟的最小周 期Ｔ。，即ＦＰＧＡ所能运行的最高内部频率，整条 延迟线的延时必须满足： 丁×Ｌ＞Ｔ… （２） 根据Ｘｉｌｉｎｘ公司提供的文档表１，列出了一 些高端系列ＦＰＧＡ内可编程逻辑块（Ｃｏｎｆｉｇｕ— ｒａｂｌｅ Ｉ ｏｇｉｃ Ｂｌｏｃｋ，ＣＬＢ）内Ｃｉｎ到Ｃｏｕｔ的最大延 时 。需要说明的是，表中所示的最大进位延时 并非实际片上所测，但是可以作为参考去估算整 个延迟线的最大延时，从而可以确定计数器的时 钟频率。 表１ Ｘｉｌｉｎｘ ＦＰＧＡ ＣＬＢ内专用进位链的最大延时 Ｔａｂ．１ Ｍａｘ ｔｉｍｅ ｄｅｌａｙ ｏｆ ｄｅｄｉｃａｔｅｄ ｃａｒｒｙ—ｉｎ ｌｉｎｅ ｉｎ ｏｎｅ ＣＩ Ｂ ｏｆ Ｘｉｌｉｎｘ ＦＰＧＡ ｄｅｖｉｃｅ （ｐｓ） 说明：Ｖｉｒｔｅｘ－ＩＩ系列的最大延时是通过仿真得到的 由表１可知，基本可编程逻辑块进位延时最 短的ＦＰＧＡ是速度等级为一６的Ｖｉｒｔｅｘ—ＩＩ ｐｒｏ，而 并非最新系列的Ｖｉｒｔｅｘ—ＶＩ。 分析Ｘｉｌｉｎｘ ＦＰＧＡ内部的结构得知，Ｘｉｌｉｎｘ 公司ＦＰＧＡ内的基本逻辑单元之问进位连线只 可以被级联成一列，每列之间不存在进位连线资 源。因此在Ｘｉｌｉｎｘ公司ＦＰＧＡ上实现的延迟线 长度还取决于ＦＰＧＡ一列内ＣＬＢ的个数Ｎ ， ＣＬＢ的个数Ｎ 越多，延迟线的长度越长。由公 式（２）可知，所需计数器的计数频率越低，时间数 字转换电路的设计难度也就越低，因此可选用一 个大容量的ＦＰＧＡ。然而根据文献Ｅ６３得到的结 论可知，大容量的ＦＰＧＡ所选的晶片尺寸大，这 样会影响各个延时单元延时的线性度，从而影响 ＴＤＣ电路的稳定性。为了降低时间数字转换电 路测时的非线性误差，本文采用Ｘｉｌｉｎｘ公司一块 Ｖｉｒｔｅｘ—ＩＩ系列小容量ＦＰＧＡ ＸＣ２Ｖ２５０—６ＣＳ１ ４４Ｃ （以下简称ＸＣ２Ｖ２５０）实现了２路结构对称的 ＴＤＣ电路，其原理如图２所示。 Ｒｅａｄ Ｒｄｃｌｋ Ｏｕｔｄａｔａ ＿＿＿＿● Ｄａｃｏｍｅ 图２ 激光雷达时间数字转换电路原理框图 Ｆｉｇ．２ Ｂｌｏｃｋ ｄｉａｇｒａｍ ｏｆ ＴＤＣ ｆｏｒ ｐｕｌｓｅｄ ｌａｓｅｒ ｒａｄａｒ 由Ｘｉｌｉｎｘ Ｖｉｒｔｅｘ—ＩＩ文档可知，ＸＣ２Ｖ２５０每 列（ｃｏｌｕｍｎ）有４８个ＣＩ ｍｓ，每个ＣＩ Ｂ包含４个 ｓｌｉｃｅｓ，其中两个ｓｌｉｃｅｓ一列，其余两个ｓｌｉｃｅｓ为一 列，每列ＣＬＢｓ可以被级联成两路延迟线。此外 一个ｓｌｉｃｅ可以构成一个进位延时单元，一个ＣＬＢ 可以实现两个进位延时单元，那么ＸＣ２Ｖ２５０每 列ＣＩ ｍｓ可以实现９６个延时单元的进位链。根 据表１，整个延时进位链的延时为Ｔ×Ｌ一８２×４８ —３．９３６ ｎｓ。这样计数器的计数频率必须大于 １／３．９３６—２５４ ＭＨｚ，因此，本设计采用４００ ＭＨｚ 的计数频率来设计“粗”时间测量单元。 ３ ＴＤＣ电路的ＦＰＧＡ实现 由图２可知，基于ＦＰＧＡ的ＴＤＣ电路模块 由４部分组成：高速计数器、两路延迟线、两路温 ２６６８ 光学精密工程 现进位的公式有 Ｊ： Ｓｕｍ—Ａ Ｂ Ｃｉ 第１８卷 度计编码电路以及ＵＳＢ ＦＩＦＯ数据传输模块。 ３．１高速计数器 计数器的计数速度取决于最低位到最高位的 进位延迟，采用格雷码（Ｇｒａｙ～ｃｏｄｅ）计数器计数频 （ 一Ａ＆Ｂ＋（Ａ＋Ｂ）＆ｃ 。 （３） 延时进位链的原理如图５所示。为了保存激 光主波ＳＴＡＲＴ和回波Ｓ＇Ｉ、ＯＰ到来的时刻，加法 率可以达到很高，但是它占用ＦＰＧＡ资源较 多ｌ８］，所以本文采用一个ｌ２位二进制预定标同步 计数器来实现高速计数，其原理框图如图３所示， 器进位链的结果必须在ＳＴＡＲＴ或ＳＴ０Ｐ信号到 来的下一个时钟上升沿被同步锁存。为了解决高 即把计数器分成一个小计数器和一个大计数器， 其中小计数器是３位的，大计数器是９位的。小 计数器每个４００ ＭＨｚ时钟翻转一次，小计数器低 位寄存器输出的数据必须在一个４００ ＭＨｚ的时 钟内输入高位寄存器的输入端，即寄存器之间的 最大延时为一个４００ ＭＨｚ时钟的周期（２．５ ｎｓ）， 而大计数器每８个４００ ＭＨｚ时钟翻转１次，寄存 器之间的最大延时为８个４００ ＭＨｚ时钟的周期 （２０ ｎｓ），这就降低了时序要求。 图３高速预定标计数器的原理框图 Ｈｇ・３ Ｂｌｏｃｋ ｄｉａｇｒａｍ ｏｆ ｈｉｇｈ ｓｆ）ｅｅｄ ｐｒ ｓｃａｌｅ ｆｉｍｅ∞ｕｎｔ 对ＦＰＧＡ进行时序约束，最终得到了一个稳 定的１２位４００ ＭＨｚ的高速计数器，其ＩＳＥ后仿 真时序图如图４所示。 图４高速计数器的ＩＳＥ后仿真时序图（单位：ｎｓ） Ｆｉｇ．４ Ｓｅｑｕｅｎｃｅ ｃｈａｒｔ ｏｆ ｈｉｇｈ ｓｐｅｅｄ ｃｏｕｎｔｅｒ（ｕｎｉｔ：ｎｓ） ３．２专用延时进位链（Ｃａｒｒｙ－ｉｎ ｌｉｎｅ） 在ＦＰＧＡ中实现延迟线插入法有很多种，其 中利用ＦＰＧＡ内部专用进位链（Ｃａｒｒｙ—ｉｎ）实现时 问内插可以获得较高的测时分辨率。要实现时问 内插电路，首先要将这些基本内插单元进位连线 级联起来形成一条对输入信号的时间内插延迟 线。将进位单元级联成进位线有多种方法，例如 计数器、加法器和乘法器等，其中加法器级联的进 位线可以实现对输入信号的时间内插，加法器实 速时钟锁存的难题，本文提出利用４００ ＭＨｚ高速 时钟同步的ＳＴＡＲＴ／ＳＴ（）Ｐ信号ｓｔｒｔ—ｈｉｔ—ｓｙ一１／ ｓｔｐ—ｈｉｔ—ｓｙ＿ｌ进行锁存。为了保证进位链的信息 被一致锁存，ＦＰＧＡ设计电路必须满足３个条件： （１）加法器进位链的输出到锁存器的路径延时尽 量短，并保持一致；（２）４００ ＭＨｚ时钟同步的 ＳＴＡＲＴ／ＳＴＯＰ信号到锁存器时钟端的路径延时 尽量短；（３）激光主波和回波两路专用进位链尽量 做到对称，即：ＳＴＡＲＴ和ＳＴＯＰ从引脚到延迟线 的路径延时大致相等。 ｓ Ｑ（１） Ｑ（２） Ｑ（Ａ ＿１） Ｑ（Ｍ 图５ 专用进位链的原理示意图 Ｆｉｇ．５ Ｂｌｏｃｋ ｄｉａｇｒａｍ ｏｆ ｃａｒｒｙ—ｉｎ ｌｉｎｅ ｉｎｔｅｒｐｏｌａｔｏｒ 表２延迟线关键信号延时分析 Ｔａｂ．２ Ｄｅｌａｙ ｏｆ ｉｎｔｅｒｐｏｌａｔｏｒ ｋｅｙ ｓｉｇｎａｌｓ 通过优化约束文件，利用ＦＰＧＡ编辑器和布 局规划器调整ＦＰＧＡ底层走线，最终实现了２路 结构对称的进位延迟线，分局Ｘｉｌｉｎｘ ＩＳＥ中的时 序分析器得到了进位延迟线的重要信号延时，如 表２所示。 第１ ２期 冯志辉，等：用于激光测距的高精度时间数字转换电路 在表２中，ＭＡＸＳＫＥＷ是指同一点驱动的 信号到达两个或两个以上终点的最大时问延时差 别，ＭＡＸ ＤＥＩ ＡＹ是指网线的最大延时。由图２ 所示，ＳＴＡＲＴ／ＳＴ（）Ｐ信号驱动的终点有３个：延 时进位链、同步锁存器ＤＦＦ１ｓ／ＤＦＦｌｅ和计数器 锁存器ＤＦＦｓ／ＤＦＦｅ，它们的ＭＡＸＳＫＥＷ都为 ０．０１７ ｎｓ，延时时差很小，可以认为是同时到达； 而ＳＴＡＲＴ和ＳＴＯＰ最大路径延时相差 ０．５８２ ｎｓ，ＳＴＡＲＴ和ＳＴＯＰ延迟线的结构基本 对称。ｓｔｒｔ—ｈｉｔ—ｓｙ＿ｌ或ｓｔｐ—ｈｉｔ—ｓｙ＿ｌ信号驱动的 终点是一列（９６个）Ｄ锁存器组，最大延时时差 ０．２５７ ｎｓ，４００ ＭＨｚ同步ＳＴＡＲＴ／ＳＴ（）Ｐ信号同 时到达Ｄ锁存器，而ｓｔｒｔ—ｈｉｔ—ｓｙ＿】和ｓｔｐ—ｈｉｔ—ｓｙ一 １最大路径延时都为１．１６２ ｎｓ，这样就保证了进 位链延时信息基本上被一致锁存，其后仿真图如 图６所示。 图６进位延迟线输出后的仿真时序图（单位：ｎｓ） Ｆｉｇ．６ Ｓｅｑｕｅｎｃｅ ｃｈａｒｔ ｏｆ ｉｎｔｅｒｐｏｌａｔｏｒ’ｓ ｏｕｔｐｕｔ（ｕｎｉｔ：ｎｓ） ３．３温度计编码器 由图４可知，加法器所有的被加数为１，加数 除最低位外都为０，加数的最低位作为主波 ＳＴＡＲＴ或回波ＳＴＯＰ的输入。这样根据公式 （３），当外部没有输入信号时，加数的最低位为０， 所有输出Ｓｕｍ都为１，进位链上没有信号传播； 当外部有输人信号时，加数的最低位为ｌ，加法器 的最低位加法公式就是Ａ＋Ｂ＋Ｃｉ一１＋１＋０，和 数ＳｕｍＥ０￣为０，进位信号为ｌ，这样代表延时信息 的进位链输出为０，其余的进位链输出为ｌ，通常 将这种编码形象地称之为温度计码。 从锁存器得到的温度计码需要转换成二进制 码才能得到具体的ＳＴＡＲＴ或ＳＴＯＰ信号到来的 时刻，将温度计码转换成二进制码有多种方法：顺 序查找法、二又排序树查找法和折半查询法等 。］。 本设计利用折半查询法，得到了正确的ＳＴＡＲＴ／ ＳＴＯＰ到来时温度计码对应的二进制值。 ３．４主回波时间间隔（ＴＯＦ）计算 ＴＤＣ电路转换结果（ＳＴＡＲＴ／ＳＴＯＰ计数器 计数值Ｎ ／Ｎ ，ＳＴＡＲＴ／ＳＴ（）Ｐ进位链编码器值 Ｑ ／Ｑ。）写入ＵＳＢ ＦＩＦＯ缓冲器，通过ＵＳＢ传输 到上位机，按照公式（１）计算得到了激光主波和回 波之间的时间问隔： Ｔ Ｉ—Ｔ ．＋Ｔ Ｔ 一 Ｎ ×Ｔ。＋Ｑ ×ＴＩ ｛一Ｑ ×ＴＩ ， （４） ｒｆ】 是延迟线延时单元的延时，丁 ，是高速计数器 的时钟同期。 ｆＮ －圳Ｎ。一Ｎ ， Ｎ ≥Ｎ ， （５） 【Ｎ 一２ ｗ＋Ｎ 一Ｎ ， Ｎ ＜Ｎ Ｎ 为计数器的位宽，Ｎ 一４ ０９６。 ４ 测量实验与结果分析 为了实现主回波时间间隔测量，需要测量 ＴＤＣ电路延迟线各个单元的延时ｔ（ｉ）及延时单 元的平均延时Ｔ。 ，为此设计了延时测量电路。 延时测量电路由两片可编程数字延时芯片 ＡＤ９５００级联组成，延时测量电路对输入的脉冲 信号进行延时，延时时间可以通过ＦＰＧＡ控制８ 位数据字Ｄ设置，其延时时间Ｔ 如公式（６）所 刀 ： ｎ Ｔｄ一 ＲｓＥＴ（ＣＥⅥ＋１０ ｐＦ）， （６） 厶ＪＵ 式中Ｒ 耵是接到ＡＤ９５００第２１脚的电阻，Ｃ 是 接到ＡＤ９５００第９脚的电容，由公式（６）可知，选 取合适的Ｒ 和Ｃ 值，ＡＤ９５ＯＯ的最小时延可 达ｌＯ ｐｓ 。 实际测量时，ＦＰＧＡ产生一个脉冲信号Ｘ， ＦＰＧＡ通过８位数据字Ｄ控制延时测量电路产 生一段已知的延时，信号Ｘ经延时测量电路延时 输出的信号ｙ进入回波ＳＴＯＰ延迟线，信号ｘ进 入主波ＳＴＡＲＴ延迟线，通过上位机ＶＣ程序观 察并记录两路延时进位链的温度计编码输出值 Ｑ 和Ｑ 以及两个计数器锁存器的输出值Ｎ 和 Ｎ 。在室温２５ Ｃ的环境中，０～２５６依次增加Ｄ 值，进行多次重复测量，由公式（６）计算得到Ｘ和 ｙ之间的时间间隔丁 ，按照公式（４）和（５）分析得 到了ＴＤＣ电路中延迟线各单元延时的大小￡（ｉ）， 光学精密工程 第１８卷 如表３所示。 表３ 实际测量所得各延迟单元延时大小 Ｔａｂ．３ ２ ｃｅｌｌ ｔｉｍｅ ｄｅｌａｙ ｏｆ ｃａｒｒｙ ｉｎ ｌｉｎｅｓ （ｐｓ） ｉ ｔ（ ） ｉ ｔ（ ） １ ５Ｏ．５ ３１ ５０．５ ２ ４０．４ ３２ ４０．４ ３ ４０．４ ３３ ４０．４ ４ ４０．４ ３４ ５０．５ ５ ５０．４ ３５ ４０．４ ６ ４０．４ ３６ ５０．５ ７ ４Ｏ．４ ３７ ４０．４ ８ ３Ｏ．３ ３８ ５０．５ ９ ４０．４ ３９ ４０．４ ｌ０ ４０．４ ４０ ５０．５ １ｌ ４０．４ ４１ ４０．４ １２ ４０．４ ｄ２ ３Ｏ．３ １３ ４０．４ ４３ ４０．４ １４ ３Ｏ．３ ４４ ４Ｏ．ｄ １５ ３Ｏ．３ ４５ ５０．５ ｌ６ ４０．４ ４６ ４０．４ １７ ５Ｏ．５ ４７ ４０．４ １８ ４Ｏ．４ ４８ ５０．５ １９ ４Ｏ．４ ４９ ４０．４ ２Ｏ ４．４ ５０ ４０．４ ２１ ５Ｏ．５ ５ｌ ４０．４ ２２ ４０．４ ５２ ４Ｏ．４ ２３ ５Ｏ．５ ５３ ４０．４ ２４ ４Ｏ．４ ５４ ３０．３ ２５ ４０．４ ５５ ３０．３ ２６ ５Ｏ．５ ５６ ４０．４ ２７ ４０．４ ５７ ４０．４ ２８ ４０．４ ５８ ４０．４ ２９ ４Ｏ．４ ５９ ４０．４ ３０ ４０．４ ６０ ４０．４ 由表３可知，延时进位链可被信号通过的延 迟单元数为６Ｏ，延迟线插人法是测量激光测距信 号与计数器时钟上升沿的时间，最长时间是一个 时钟周期，计数器的时基时钟是４００ ＭＨｚ，因此 延迟进位链的加法器延时单元平均延时Ｔ 一 ２５００／６０＝４１．７ ｐｓ。然而由于Ｘｉｌｉｎｘ ＦＰＧＡ一个 基本逻辑单元可以实现两个延时单元，编码器输 出每次变化两位，因此单次测时分辨率是２个延 时单元的时间，即８Ｏ ｐｓ左右，但是经过３次以上 的测量取均值可以达到４０ ｐｓ左右的分辨率。 时间数字转换电路的微分非线性（ＤＮＩ ）误 差和积分非线性（１ＮＬ）误差如图７所示，由图７ 可知，微分非线性误差为一０．５２４ＬＳＢ～ ＋０．４４８Ｉ ＳＢ，积分非线性误差～１．５９８ＬＳＢ～ ＋１．４９２Ｉ ＳＢ，说明所设计的时间数字转换电路非 线性误差较小。 ｌ Ｉ皿¨ＩＩｌＩ Ｉｌｌ＿ Ｔ ＿』［ｒ 。几 Ｔ。 ＿＿Ｉｌ Ｅｎｃｏｄｉｎｇ ｏｆ ｃａｒｒｙ－ｉｎ ｌｉｎｅ ｉｎｔｅｒｐｏｌａｔｏｒ （ａ）ＴＤＣ电路的微分非线性 （ａ）Ｄｉｆｆｅｒｅｎｔｉａ１ ｎｏｎｌｉｎｅａｒｉｔｙ ｏｆ ＴＩＮ； Ｊ ｌ・ 一‘ －● ｌ ● Ｉｌ兀ｌ ＿ｌ － Ｅｎｃｏｄｉｎｇ ｏｆ ｃａｒｒｙ—ｉｎ ｌｉｎｅ ｉｎｔｅｒｐｏｌａｔｏｒ （ｂ） ＦＩ）Ｃ电路的积分非线性 （ｂ）Ｉｎｔｅｇｒａｌ ｎｏｎｌｉｎｅａｒｉｔｙ ｏｆ ＴＤＣ 图７ ＸＣ２Ｖ２５０ ＦＰＧＡ ＴＤＣ电路性能测试图 Ｆｉｇ．７ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ｃａｒｒｙ—ｉｎ ｌｉｎｅ ｉｎｔｅｒｐｏｌａｔｏｒ ｏｆ Ｉ＇ＤＣ ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ＦＰＧＡ ＸＣ２Ｖ２５０ ５ 结 论 本文针对大容量ＦＰＧＡ时间数字转换电路 线性度较差的问题，采用小容量ＦＰＧＡ ＸＣ２Ｖ２５０ 设计了用于飞行时间法激光测距系统的时间数字 转换电路。初步测试结果表明，所设计的时间数 字转换电路单次测时分辨率约为８Ｏ ｐｓ，经过校正 后可达４０ ｐｓ；此外测时线性度也较好，基本满足 脉冲激光测距中高精度、非线性误差小的测时要 求。 第１２期 冯志辉，等：用于激光测距的高精度时间数字转换电路 ２６７ｌ ｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ［Ｊ］． ＩＥＥＥ Ｃｏｎｆ．Ｒｅｃ． 参考文献： ［１］ 宋健．基于ＦＰＧＡ的精密时间一数字转换电路研究 ［Ｄ］．合肥：中国科技大学，２００６． Ｓ（）ＮＧ Ｊ．Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｉｎｔｏ ｔｈｅ ｔｉｍｅ—ｔｏ—ｄｉｇｉｔａｌ ｃｏｎ— ＮＳＳ．，２００３，１：１７７－１８１． Ｅ６］ ＳＯＮＧ Ｊ，ＱＩ Ａ，ＬＩＵ Ｓ Ｂ．Ａ ｈｉｇｈ—ｒｅｓｏｌｕｔｉｏｎ ｔｉｍｅ－ｔｏ— ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓ．Ｎｕｃ１．Ｓｃｉ．，２００６，５３ （１）：２３６—２４１． ｖｅｒｉｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ［Ｄ］．Ｈｅｆｅｉ：Ｇｒａｄｕａｔｅ Ｕｎｉｖｅｒ ｓｉｔｙ ｏｆ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｃｈｉｎａ，２００６．（ｉｎ Ｅ７］ ＭＡＸＩＭ ＣＯＭＰＡＮＹ．ＩＮＩ ／ＤＮＩ ｍｅａｓｕｒｅｍｅｎｔｓ ｆｏｒ ｈｉｇｈ—ｓｐｅｅｄ ａｎａｌｏｇ—ｔＯ—ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒｓ（ＡＤＣｓ） Ｃｈｉｎｅｓｅ） ［２］ ＮＵＴＴ Ｒ．Ｄｉｇｉｔａｌ ｔｉｍｅ ｉｎｔｅｒｖａｌｓ ｍｅｔｅｒ［Ｊ］．Ｒｅｖ． Ｓｃｉ．Ｉｎｓｔｒｕｍ，１９６８，３９：１３４２—１３４５． ［３］ ＫＡＬＩＳＺ Ｊ。ＳＺＰＩ ＥＴ Ｒ，ＰＯＮＩＥＣＫＩ Ａ．Ｆｉｅｌｄ ｐｒｏ— ｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ ｂａｓｅｄ ｔｉｍｅ—－ｔｏ——ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔ—＿ ｅｒ ｗｉｔｈ ２００ ｐｓ ｒｅｓｏｌｕｔｉｏｎ［Ｊ］．ＪＥＥＥ Ｔｒａｎｓ．Ｉｎ— ｓｔｒｕｍ．Ｍｅａｓ，１９９７，４６（１）：５ｌ一５５． ［４］ ＤＵＤＥＫ Ｐ，ＳＺＣＺＥＰＡＮＳＫ１ Ｓ，Ｈ ＡＴＦＩＥＩ Ｄ Ｊ Ｖ． Ａ ｈｉｇｈ——ｒｅｓｏｌｕｔｉｏｎ ＣＭＯＳ ｔｉｍｅ－ｔｏ— ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ ｕｔｉｌｉｚｉｎｇ ａ ｖｅｒｎｉｅｒ ｄｅｌａｙ ｌｉｎｅ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓ．Ｉｎ— ｓｔｒｕｍ．Ｍｅａｓ．，２００１，３５（２）：２４０－２４７． ［５］ ＷＵ Ｊ，ＳＨＩ Ｚ，ＷＡＮＧ Ｉ Ｙ．Ｆｉｒｍｗａｒｅ—ｏｎｌｙ ｉｍｐｌｅ— ｍｅｎｔａｔｉｏｎ ｏｆ ｔｉｍｅ——ｔＯ— ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ ｉｎ ｆｉｅｌｄ ｐｒｏ—＿ 作者简介： 冯志辉（１９８３一），男，山西大同人，博士 生，２００６年于哈尔滨工业大学获得学 士学位，主要从事激光测距和激光成像 雷达的研究。Ｅ－ｍａｉｌ：ＯｌＴｌｍｋｏ＠１６３． Ｃｏｍ ［ＥＤ／ＯＩ ］．ｈｔｔｐ：／／ｗｗｗ．ｍａｘｉｍ—ｉｅ．ｃｏｍ／ｓｕｐｐｏｒｔ ［８］ Ａｐｐｌｉｃａｔｉｏｎ Ｂｒｉｅｆ １３５．Ｒｉｐｐｌｅ￣Ｇｒａｙ Ｃｏｄｅ Ｃｏｕｎｔｅｒｓ ［Ｍ］．Ａｌｔｅｒａ Ｃｏｒｐ，２００３． ［９］ＸＩＩ ＩＮＸ ＣＯＭＰＡＮＹ．Ｖｉｒｔｅｘ－－ＩＩ，Ｖｉｒｔｅｘ－ＩＩ ｐｒｏ， Ｖｉｒｔｅｘ—ＩＶ．Ｖｉｒｔｅｘ－Ｖ。ａｎｄ Ｖｉｒｔｅｘ－ＶＩ Ｃｏｍｐｌｅｔｅ Ｄａｔａ Ｓｈｅｅｔ［ＥＢ／ＯＩ ］．ｈｔｔｐ：／／ｃｈｉｎａ．ｘｉｌｉｎｘ．ｃｏｒｎ． ［１０］ＣＯＲＭＥＮ Ｔ Ｈ，ＬＥＳＩＥＲＳＯＮ Ｃ Ｅ，ＲＩＶＥＳＴ Ｒ Ｉ ， ｅｔ ａ１．．Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ａｌｇｏｒｉｔｈｍｓ．［Ｍ］．２ｎｄ ｅｄ． Ｎｅｗ Ｙｏｒｋ：ＭｃＧｒａｗ—Ｈ．１１，２００１． ［１１］ＡＮＡＩ ＯＧ Ｄ．Ｄｉｇｉｔａｌ Ｐｒｏｇｒａｍｍａｂｌｅ Ｄｅｌａｙ Ｇｅｎｅｒａ— ｔｏｒ ＡＤ９５００［ＥＢ／ＯＩ ］．ｈｔｔｐ：／／ｗｗｗ．ａｎａｌｏｇ． ＣＯｍ． 导师简介 刘恩海（１９６４一），男，四川达州人，研究 员，博士生导师，１９８７年于大连理工学 院（现大连理工大学）获得学士学位，现 为中国科学院光电技术研究所６室主 任，主要从事光电精密计量测试技术的 研究。Ｅ—ｍａｉｌ：ｌｅｈ＠ｉｏｅ．ａｃ．ｅｎ
