实验二组合逻辑电路设计半加器全加器

组合逻辑电路设计（半加器、全加器）

一、 半加器.

说明：其中A为加数，B为被加数，Y为A、B的和与它们同

位的部分，Z为它们的和中向高位的进位部分。真值表如图示：

其逻辑函数式为：

Y=A’B+AB’ Z=AB

A B 0 0 1 1 0 1 0 1 Y 0 1 1 0 Z 0 0 0 1

如果用74ls138做半加器。

图为74LS138的真值表：

由真值表得： 由 Y=A’B+AB’ =m1+m2

=(m1’.m2’)’

Z=AB

=(m3’)’

二、 全加器

说明：其中A为加数，B为被加数，C为低位向高位的进位， Y为A、B得和与他们同位部分，Z为它们的和中向高位的进位部分。真值表如图示： 由表得：

Y=A’BC’+AB’C’+A’B’C+ABC =m2+m4+m1+m7

= (m2’·m4’·m1’·m7’)’

A B C 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 1 Y 0 1 1 0 1 0 0 1 Z 0 0 0 1 0 1 1 1 Z=ABC’+A’BC+AB’C+ABC =m6+m3+m5+m7

=(m6’·m3’·m5’·m7’)’

1、若用与非门、反相器、异或门做，

由卡洛图得Z。 Z有： Z=AB+BC+AC

=((((AB)’(BC)’)’)’(AC)’)’

Z逻辑函数图为：

AB\\C 0 00 0 01 0 11 1 10 0 1 0 1 1 1

若不用卡洛图化简： 则：Z= ABC’+A’BC+AB’C+ABC

=AB(C’+C)+C(A⊕B) =((AB)’·(C(A⊕B))’)’ 逻辑函数图为：

2、由于Y用卡洛图无法化简，即已为最简，但没有三输入与非门只有二输入的。故Y化简为：

Y=A’BC’+AB’C’+A’B’C+ABC =C’(A⊕B)+C(A⊙B) =(( C’(A⊕B))’·(C(A⊙B)’)’ Y的逻辑图为：

用与非门做

若用74LS138做：

Y的逻辑函数式及测试真值表为 如图：

Z的逻辑函数表达式及测试真值表 如图示：