第３ｌ卷第２期 ２０１０年２月 哈尔滨工程大学学报 Ｖｏ１＿３１№．２ Ｆｅｂ．２０１０ Ｊｏｕｒｎａｌ ｏｆ Ｈａｒｂｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００６—７０４３．２０１０．０２．０１９ 扩频通信同步系统中锁相环的设计 杨 颖，陈 培，王 云，陈 杰 （中国科学院微电子研究所通信与多媒体ＳＯＣ实验室，北京１０００２９） 摘要：针对扩频通信系统的载波同步，提出一套完善的数字锁相环设计方案．该方案利用新颖的可控根法完成１～３阶 模拟锁相环（ＡＰＬＬ）环路参数设计，并实现从模拟域到数字域的转换，得到的数字锁相环（ＤＰＬＬ）的环路参数由单边环路 噪声带宽Ｂ，和采样间隔 确定．分别对各阶数字锁相环的稳定约束、各种输入条件下的相位误差瞬态响应、稳态相位误 差以及存在噪声时环路的跟踪性能进行理论分析，从而得到Ｂ 与 的选取原则．实验结果证明了分析的正确性和设计 的有效性． 关键词：载波同步；数字锁相环；扩频通信系统 中图分类号：ＴＮ ９１４．４２文献标识码：Ａ文章编号：１００６－７０４３（２０１０）０２－０２４３－０６ Ｄｅｓｉｇｎｉｎｇ ｄｉｇｉｔａｌ ｐｈａｓｅ—ｌｏｃｋｅｄ ｌｏｏｐ ｂａｓｅｄ ｃａｒｒｉｅｒ ｓｙｎｃｈｒ０ｎｉｚａｔｉ０ｎ ｆｏｒ ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍｓ ＹＡＮＧ Ｙｉｎｇ，ＣＨＥＮ Ｐｅｉ，ＷＡＮＧ Ｙｕｎ，ＣＨＥＮ Ｊｉｅ （Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｍｕｌｔｉｍｅｄｉａ ＳＯＣ，Ｉｎｓｔｉｔｕｔｅ ｏｆ ＭｉｃｒＵｅｋｃｔｍｎｉｃｓ，Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ Ｓｃｉｅｎｃｅｓ，Ｂｅｒｉｎｇ １０００２９， Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ａ ｐｒｏｐｏｓｅｄ ｄｉｇｉｔａｌ ｐｈａｓｅ—ｌｏｃｋｅｄ ｌｏｏｐ（ＤＰＬＬ）ｂａｓｅｄ ｄｅｓｉｇｎ ｗｏｕｌｄ ｅｎｓｕｒｅ ａｎ ｅｆｆｅｃｔｉｖｅ ｃａｒｒｉｅｒ ｓｙｎｃｈｒｏｎｉ— ｚａｔｉｏｎ ｌｏｏｐ ｉｎ ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍｓ．Ａｆｔｅｒ ｄｅｓｉｇｎｉｎｇ ａｎａｌｏｇ ｐｈａｓｅ—ｌｏｃｋｅｄ ｌｏｏｐｓ（ＰＬＬ）ｂａｓｅｄ ｏｎ ｔｈｅ ｃｏｎｔｒｏｌｌｅｄ—ｒｏｏｔ ｆｏｒｍａｌｉｓｍ，ｔｈｅ ａｎａｌｏｇ ＰＬＬｓ ｗｅｒｅ ｔｒａｎｓｆｏｒｍｅｄ ｉｎｔｏ ｄｉｇｉｔａｌ ｏｎｅｓ ｗｈｏｓｅ ｌｏｏｐ ｃｏｎｓｔａｎｔｓ ｗｅｒｅ ｄｅｔｅｒ— ｍｉｎｅｄ ｆｒｏｍ ｔｈｅ ｓｉｎｇｌｅ—ｓｉｄｅｄ ｌｏｏｐ ｎｏｉｓｅ ｂａｎｄｗｉｄｔｈ ＢＬ ａｎｄ ｔｈｅ ｓａｍｐｌｉｎｇ ｐｅｒｉｏｄ Ａｆｔｅｒ ａｎａｌｙｚｉｎｇ ｓｔａｂｉｌｉｔｙ ｌｉｍｉｔａ— ｔｉｏｎｓ，ｐｈａｓｅ ｅｒｒｏｒ ｔｒａｎｓｉｅｎｔ ｒｅｓｐｏｎｓｅｓ ｗｉｔｈ ｄｉｆｆｅｒｅｎｔ ｉｎｐｕｔｓ，ｓｔｅａｄｙ—ｓａｔｅ ｐｈａｓｅ ｅｒｒｏｒ ａｎｄ ｔｒａｃｋｉｎｇ ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ ｎｏｉｓｅ，ａ ｃｏｍｐｌｅｔｅ ｄｅｓｉｇｎ ｐｒｏｃｅｄｕｒｅ ｗａｓ ｐｒｅｓｅｎｔｅｄ．Ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｓｕｌｔｓ ｃｏｎｆｉｒｍｅｄ ｔｈｅ ｕｓｅｆｕｌｎｅｓｓ ｏｆ ｔｈｅ ｐｒｏｃｅｄｕｒｅ ａｓ ｄｅｖｅｌｏｐｅｄ． Ｋｅｙｗｏｒｄｓ：ｃａｒｒｉｅｒ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｄｉｇｉｔａｌ ｐｈａｓｅ—ｌｏｃｋｅｄ ｌｏｏｐ（ＤＰＬＬ）；ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ 扩频通信系统中，接收端需提供一个与发射端 调制载波同频同相的相干载波以进行同步解调或相 但往往只侧重某个具体问题的分析和解决，所提出 的设计方案缺乏系统性．文献［１］对输入信号进行 数学分析得到频偏估值，该估值用于辅助传统２阶 干检测，这个相干载波的获取就称为载波同步．而数 字通信中，常用相移键控信号，不含载频分量，需采 用抑制载波跟踪环来完成载波同步，同相正交（ＣＯＳ— ｔａｓ）环可以满足这一要求． 输入信号的动态、载噪比，系统要求的稳态相位 环路的初始频偏捕捉；文献［２］使用１阶ＦＬＬ辅助２ 阶ＰＬＬ的方式，增大初始频偏捕捉带宽并加快频率 收敛速度；文献［３］针对被跟踪目标由于高动态导 致多普勒频率变化率较大的情况，推导了３阶ＤＰＬＬ 误差和响应时问等都对ＤＰＬＬ阶数和环路参数的选 取产生影响，现有关于ＤＰＬＬ设计的研究虽然不少， 的参数设计，但只分析了稳定条件，没有讨论噪声性 能、响应特性等其他要求；文献［４］侧重ＤＰＬＬ频响 特性与ＡＰＩＪＩＪ的一致性对ＤＰＬＬ参数设计的要求；文 收稿日期：２００８—１０－０７， 基金项目：国家“８６３”计划资助项目（２００７ＡＡＩ２Ｚ３４４）． 作者简介：杨颖（１９８２一），女，博士研究生，Ｅ—ｍａｉｌ：ｙａｎｇｙｉｎｇ＠ｉｍｅ ａｅ．ｃｎ； 献［５］只分析了３阶环路的捕捉带、稳态相位误差 和响应时间特性；文献［６］则用Ｂｕｔｔｅｒｗｏｒｔｈ等低通 滤波器原型来设计环路滤波器，使其具有与模拟ＲＣ 陈杰（１９６３一），男，研究员，博士生导师． 哈尔滨工程大学学报 第３１卷 网络构成的环路滤波器相同的极点．这些研究都没 有提出一个完善的方案来指导从环路阶数选择到根 据具体输入和系统要求确定各环路参数的整个设计 过程． Ｈ２（ｓ）＝ Ｓ 十，ｃ１ ， 十，ｃ’ （５） ／４３（ｓ，＝ ． ㈤ 本文对环路跟踪性能的各项指标进行了理论分 析，提出了一个完善的设计方案，从而得到一个稳定 的、响应迅速的、抑制噪声性能优良的数字锁相环， 完成载波同步的要求．另外，因为对于频率斜升输 由可控根原理， 决定环路瞬态响应的衰减速 度，７７ 决定环路振荡特性，典型值为Ａ＝１，７７ ＝一１ （等效于传统参数：阻尼因子 ＝０．７０７），可得环路 系数ｋ 如表１所示． 入，３阶环路即能达到零稳态跟踪误差，且４阶及其 以上高阶环路设计存在稳定性问题，本文只分析 １～３阶环路的性能和参数设计． １ 从模拟电路到数字电路 锁相环的基本结构包括：鉴相器（ＰＤ），环路滤 波器（ＬＦ）和压控振荡器（ＶＣＯ），它们构成一个负反 馈控制系统，其原理图如图１所示． 图１锁相环基本结构 Ｆｉｇ．１ Ｓｃｈｅｍａｔｉｃ ｉｌｌｕｓｔｒａｔｉｏｎ ｏｆ ＤＰＬＬ １．１模拟环路设计 传统模拟锁相环尤其是高阶环参数多，设计复 杂，Ｓｔｅｐｈｅｎｓ和Ｔｈｏｍａｓ（１９９５）在文献［７］中提出一 种新的环路设计方法可控根法．该设计下环路特性 由环路滤波器系数完全确定，此系数与环路噪声带 宽Ｂ ，根衰减因子 和阻尼因子叼 有关，关系直 接，意义明晰，简化了模拟环的设计．本文即采用可 控根法进行ＡＰＬＬ环路系数设计． 压控振荡器的ｓ域传递函数为Ｎ（ｓ）＝ｌ＿，１～３ 阶ＤＰＬＬ环路滤波器的Ｓ域传递函数分别为 Ｆ。（Ｓ）＝矗 ， （１） （ ）＝ ＋ ， （２） （ ）： ＋ ＋ ． （３） 将Ｆ（ｓ）和Ｎ（ｓ）带人 （ｓ）＝ 等 可 得１～３阶ＤＰＬＬ闭环传递函数分别为 ｓ）＝ ， （４） 表１环路滤波器系数 Ｔａｂｌｅ １ Ｌｏｏｐ－ｉｆｌｔｅｒ ｃｏｎｓｔａｎｔｓ 下面分析衰减因子ＪＢ与环路噪声带宽 的关 系，根据 定义： ＝ｆ Ｉ Ｈ（ｊ２ ｌ ， （７） Ｊ ０ ｌ～３阶环路噪声带宽如表２所示． 表２环路噪声带宽 Ｔａｂｌｅ ２ Ｌｏｏｐ ｎｏｉｓｅ ｂａｎｄｗｉｄｔｈ １阶 生 ４ ｋ ＋ ２ ２阶 ４ １ ３阶 ：一ｋｌｋ３＋ｋ： ４（ ， ２一ｋ３） 联合表１与表２，可得环路滤波器系数ｋｉ与环 路噪声带宽日 的关系如表３所示． 表３环路滤波器系数与噪声带宽 Ｔａｂｌｅ ３ Ｌｏｏｐ－ｉｆｌｔｅｒ ｃｏｎｓｔａｎｔｓ ａｎｄ ｎｏｉｓｅ ｂａｎｄｗｉｄｔｈ １．２模拟环路数字化 采用脉冲响应不变法且考虑到硬件实现时的反 馈延时，系统数字振荡器（ＮＣＯ）的传递函数表达式 为Ⅳ（ ）＝ ．环路滤波器则采用双线性变换 ｌ一 第２期 杨颖，等：扩频通信同步系统中锁相环的设计 ・２４５・ 法进仃 换，便其在较大带觅变化范围内具有普适 性，将ｓ＝ ＿１分别代入 （ｓ）、Ｆ２（ｓ）、Ｆ３（ｓ）， √（曰 ＋３Ｂ Ｔ一 ９． （１８） 求解Ｉｚ ． ｌ，可得２阶环稳定约束为 ０＜Ｂ￡Ｔ＜０．７５． （１９） 并将得到的Ｆ （Ｚ）、Ｆ２（ ）、Ｆ （Ｚ）代人 ）＝ ， ３阶环路／ｔ３（ ）极点为式（２０）的解． Ｏ（Ｚ）＝４（Ｚ一１） ＋Ｃ１ｚ 十Ｃ２Ｚ＋ｃ３＝０．（２０） 得到１～３阶ＤＰＬＬ的系统传递函数表达式为 查表３，将 ＝ ， ＝ ， ： 代入式 ）＝ 音 ． （８） 式中：ｃｌ＝ １Ｔ． ） 蒂 ． （９） 式中： ｃ１＝（ｋ２７＂／２＋ １）Ｔ， （１０） ｃ２＝（ ２Ｔ／２一 １）Ｔ， （１１） ： 毒专 （１２） 式中： ｃｌ＝（４ｋ１＋２ ２ ＋ ３ ）Ｔ， （１３） ｃ２＝（一８ ＋２ ３ ）Ｔ， （１４） ｃ３＝（４ｋ１—２ｋ２Ｔ＋ ３ ） （１５） 至此，得到了ｌ～３阶ＤＰＬＬ环路滤波器系数 ｃ／ ，是模拟环路系数 和采样周期 的函数，表３ 表明 可由噪声带宽 唯一确定，所以Ｂ 与 将 决定ＤＰＬＬ的所有特性． ２ 环路性能分析与设计准则 ２．１稳定约束 传递函数单位圆内的极点导致衰减的响应，因 此系统稳定要求其所有极点位于单位圆内．以下依 次求解１～３阶ＤＰＬＬ的极点和稳定约束． １阶环路 （ ）极点为： ＝１一 Ｔ，查表３得 ＝４ＢＬ，代人并求解Ｉ。 Ｉ＝ｆ １—４ＢＬＴＩ得１阶环稳 定约束为 ０＜Ｂ Ｔ＜０．５． （１６） ２阶环路Ｈ２（。）极点为 ：＿（１一 ）± ． ） 查表３，将 。＝ ， ＝ １ ２ ，代人式（１ｏ）和 （１１），并将结果代入式（１７），得 ：１一 （ ） 一 ４ ７Ｔ± （１３）一（１５），得 ３ｃｌ＝血ｃ（ＢＬ ７１） ＋２ｎ ６（Ｂ￡ ） ＋４ａＢＬＴ，（２１） ｃ２＝２ａ ｃ（ ） 一８ａＢＬＴ，（２２） ３ｃ３＝ｎｃ（ＢＬ ７Ｔ） 一２ａ ６（ＢＬ ） ＋４ａＢ （２３） 式中：。＝ ６０６＝ ４２，，ｃ＝ ． 可见，式（２１）～（２３）式等号左端是系数由 完全确定的３阶多项式．Ｚ 的解析式复杂，难以直 接求解Ｉ Ｚ ．２＿３ Ｉ＜１．使用Ｍａｔｌａｂ对Ｚ。．２．３进行数值分 析，可得Ｉｚ ＇２＇３ ｌ与Ｂ 的关系曲线，令Ｉ ．２．，Ｉ＜１可 得３阶环稳定约束为 ０＜ＢＬＴ＜０．７６６ ８． （２４） ２．２稳态相位误差 由于通信双方的相对运动，导致载波同步ＤＰＬＬ 的输入信号中含有动态，假设输入载波的相位可表 达为 ０（ｔ）＝△ ＋Ａｗｔ＋ ／２． （２５） 式中：△ 为相位阶跃，△ 为频率阶跃， 为频率变 化率．对０（ｔ）进行拉普拉斯变换得到 （ ）： ＋ 十 Ｒ． （２６） 由留数定理，可得载波相位 域表达式为 ，＝ｚｌ０ 南＋ ． （２７） 根据终值定理： ０（∞）＝ｌｉｍ（ 一１）０（ ）Ｈ （ｚ）． （２８） 式中： （ ）为相位误差传递函数．将式（８）、（９）、 （１２）代入Ｈ （ ）＝１一Ｈ（ｚ），将所得的 （ ）与上述 ０（ｚ）代入式（２８），可得１～３阶ＤＰＬＬ对应的稳态相 位误差分别为 ０１（∞）＝０＋Ａｗ／ｋ ＋。。， （２９） ０２（∞）＝０＋０＋Ｒ／ｋ２， （３０） ・２４６・ 哈尔滨工程大学学报 第３１卷 ０３（∞）＝０＋０＋０． （３１） 间， 增大有利于抑制环路相位跟踪的噪声方差，使 得 需要折中选择． 式中： ＝４Ｂ ，后 ＝ ／２．可见，环路噪声带宽Ｂ ，增 大可以抑制稳态相位误差． ２．３瞬态响应 下面研究无噪情况下环路对载波相位输入的瞬 态响应．不失～般性，以２阶环为例，设，５０＝４５。， Ａｗ＝１ ｋＨｚ，Ｒ：１００ Ｈｚ／ｓ．设采样周期Ｔ＝０．００１ Ｓ， １一 环路带宽 分别为２、５、１０ Ｈｚ，图２从上到下依次 一 是环路在相位阶跃，频率阶跃及频率斜升输入条件 下的相位误差响应曲线．３组曲线的纵坐标分别为 ／△ ， ＾Ｗ ／Ａｗ及 ；／ ，其中 为环路输出相 位与输入相位的差值，Ｗ 为传统参数环路自然圆频 率，满足ｋ ＝３２Ｂ￣／９＝ ：． １．Ｏ Ｏ．５ ０ １０ ０．５ １．０ １．５ ２．０ ２．５ ３．０ ｔ／ｓ （ａ）卡月化阶跃 ⅡＩ］＜ ０．４ 囊０．２ ０ ０ ０．５ １．Ｏ １．５ ２．０ ２．５ ３．０ ｔ／ｓ （（、）频率斜升 图２相位误差响应与环路带宽的关系 Ｆｉｇ．２ Ｒｅｌａｔｉｏｎｓｈｉｐ ｂｅｔｗｅｅｎ ｔｒａｎｓｉｅｎｔ ｒｅｓｐｏｎｓｅ ａｎｄ ｌｏｏｐ ｎｏｉｓｅ ｂａｎｄｗｉｄｔｈ 可见，Ｂ 增大可以提高环路响应速度．而对于 频率斜升输入，Ｂ 增大还可以减小稳态相位误差． 另外需要指出的一点是采样周期 的设计．文 献［７］指出，随着 的增大环路带宽Ｂ 将偏离预设 值，根位置相对ＡＰＬＬ的根发生漂移，导致ＤＰＬＬ响 应与ＡＰＬＬ不一致．当ＢＬ Ｔ＜０．０２时ＤＰＬＬ的性能 才能与对应的ＡＰＬＬ十分接近．图３展示了Ｂ，＝ ５ Ｈｚ，Ｔ＝０．０１、０．０５、０．１ Ｓ时ＤＰＬＬ的单位阶跃响 应与ＡＰＬＬ单位阶跃响应的对比． 虽然 的增大导致ＤＰＬＬ响应偏差，但２．４节 噪声性能分析中将看到，由于 代表预检测积分时 Ｏ 图３ ＤＰＬＬ与ＡＰＬＬ单位阶跃响应比较 Ｆｉｇ．３ Ｔｒａｎｓｉｅｎｔ ｒｅｓｐｏｎｓｅ ｔｏ ａ ｐｈａｓｅ ｓｔｅｐ ｏｆ ＤＰＬＬ ａｎｄ ＡＰＩＩ． ２．４噪声性能 根据文献［８］的分析，环路相位跟踪稳态方差为 ２ ＝ ｃ ＋ ＿＿ ． ｃ３２ 式中：ｃ／Ⅳｎ为输入信号的载噪比，括号中的第２项 代表了平方损耗对性能造成的影响．文献［９］指出， 环路经验跟踪门限可由下式算出： ≤１５。． （３３） 将式（３２）代入式（３３）可得环路能跟踪的输入 载噪比为 Ｂ ＋ Ｃ／Ｎｏ≥ （３４） 式中： ＝１５。＝ｗ／１２为经验跟踪门限．图４展示 了环路带宽日 分别为２、５、１０ Ｈｚ时，能跟踪的输入 载波比随采样周期 变化的曲线． 笪 －＜ 子 采样周期Ｔ／ｓ 图４输入载噪比与环路带宽及采样周期的关系 Ｆｉｇ．４ Ｃ／Ｎ０ ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｔｏ ｌｏｏｐ ｎｏｉｓｅ ｂａｎｄｗｉｄｔｈ ａｎｄ ｓａｍｐｌｉｎｇ ｐｅｒｉｏｄ 可见， 与 增大均能抑制跟踪噪声方差提高 第２期 杨颖，等：扩频通信同步系统中锁相环的设计 跟踪灵敏度．增大Ｂ 带来的性能改善比增大 更为 明显．当输入信号变弱时由于平方损耗项影响加强， 述设计过程．低信噪比下的典型参数为：调制数据为 速率为５０ ｂｐｓ的１号卫星导航电文，中频载波 增大带来的改善逐渐明显，但随着 的增大，性能 改善趋势趋于平缓． ４．３０９ ＭＨｚ，载噪比２２ ｄＢＨｚ跟踪初始频偏５ Ｈｚ，载 波频率加速度０．７ Ｈｚ／ｓ．接收机中频采样率为 ５．７１４ ＭＨｚ，假设已经达到码同步，仅讨论载波同 步． 。 综合上述分析，扩频通信同步系统数字锁相环 的设计过程描述如下：１）根据输入的动态确定环路 阶数；２）根据输入载噪比从式（３４）确定环路带宽取 由２．２节分析，１阶环对频率斜升输入稳态相 位误差无穷，２阶环稳态相位误差０（∞）＝Ｒ／ｋ ，即 使环路带宽取很小值，如Ｂ ＝２ Ｈｚ，由０（ｏｏ）带来的 值范围，选择较大 以保证较快响应速度；３）结合 ，二删 取值和对应的环路稳定约束确定采样周期 ，选 择较小的 值使ＤＰＬＬ性能接近ＡＰＬＬ；４）将Ｂ 代 入表３求得ｋ ，由ｋ 和 即可求得环路滤波器系数 ｃ／Ｔ，至此完成了ＤＰＬＬ设计．最后需指出的是，步骤 一 一，路解调损失也只有０．２ ｄＢ，从实现简单角度考虑，２阶环已足够．由式（３４），Ｂ ，＝５ Ｈｚ，Ｔ＝０．０１ Ｓ时环 一 Ｗ肌路能跟踪２２ ｄＢＨｚ的信号，留一定裕量，选择Ｔ＝ ０．０ｌ Ｓ．将Ｂ，．＝５ Ｈｚ，Ｔ＝０．０１ Ｓ代入表３中２阶环 表达式，并将结果代入式（１０）、（１１），得到环路滤 波器的系数Ｃ１／Ｔ＝１３．７８，Ｃ２／Ｔ＝一１２．８９．按上述 设计进行跟踪，作为对比给出无噪情况和２２ ｄＢＨｚ载 噪比条件下的仿真图５． ２）、３）可得到多组（Ｂ ，Ｔ）满足稳定约束和输入载噪 比要求，可根据实际要求适当调整，从仿真中选取最 优组合． ３ 仿真与分析 本节以ＧＰＳ接收机载波同步系统为例说明上 ４００『 二Ｋ ／ｂｉｔ Ｚ ２００卜——————一０ ５００ Ｉ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．． ．．．．．．．．．．．．．．． ．．．．。．．． ．．．．．． ．．．一 １０００ ｉ￣调制数据／ｂｉｔ 兰 １０ ｒ ０ 壬 ————一 —．１ ０【————————————————————． ．．．．． ———————————————————一 岂 聋 兰 簪 瘿 皿 ×ｌ０ ＾Ⅱ １ｍＺ ，Ⅱ 《口： １。？霉 留 瘿 一ｌ ——一 Ｌ—————————— ———————一 ５０ １Ｏ０ ０ 蒯制数据／ｂｉｔ 图５相位、频率捕获跟踪与数据解调 Ｆｉｇ．５ Ｐｈａｓｅ ｔｒａｃｋｉｎｇ，ｆｒｅｑ ｔｒａｃｋｉｎｇ ａｎｄ ｄｅｍｏｄｕｌａｔｉｏｎ 图５中，从上到下依次给出跟踪相位误差，跟踪 真．从仿真图可见，环路能跟踪斜升的输入载波信 多普勒频率，，路和Ｑ路数据．其中左半边为无噪条 件下的仿真，右半边为载噪比２２ ｄＢＨｚ条件下的仿 号，在第３Ｏ ｂｉｔ后进入相位锁定状态，信号能量集中 至哪各，Ｑ路仅剩噪声，数据在，路得到解调和恢 ・２４８・ 哈尔滨工程大学学报 第３１卷 复．对于Ｒ：０．７ Ｈｚ／ｓ频率加速度，该设计下的理论 稳态相位误差为０（ｏ。）＝Ｒ／ｋ，＝２．８３５。，对跟踪相 Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ＆Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ，２００５， ２７（８）：１２０８—１２１２． 位误差统计均值，得相位跟踪的稳态误差为 ［３］杜瑜．三阶数字锁相环环路参数的设计方法［Ｊ］．电讯 １８２．８２６。，这是因为ｃｏｓｔａｓ环存在１Ｔ相位模糊造成 的，不影响跟踪与解调，将解调数据流反相即可得到 技术，２００７，４７（５）：１５６—１５８． ＤＵ Ｙｕ．Ｐａｒａｍｅｔｅｒｓ ｄｅｓｉｇｎ ｏｆ ｔｈｉｒｄ—ｏｒｄｅｒ ＤＰＬＬ［Ｊ］．Ｔｅｌｅ— 正确的调制数据流． ４ 结束语 本文对扩频通信同步系统中数字锁相环的设计 进行了理论分析和仿真研究．通过研究１～３阶 ＤＰＬＬ的稳定约束，环路参数对各种动态输入条件 下环路瞬态响应，稳态相位误差，以及有噪条件下稳 态相位误差抖动的影响，建立了环路设计的整体流 程．仿真结果表明，按照本文提出的设计方法，得到 的数字锁相环能满足扩频通信系统中载波同步的要 求． 参考文献： ［１］ＧＵＡＮ Ｙｕｎｆｅｎｇ，ＺＨＡＮＧ Ｚｈａｏｙａｎｇ，ＬＡＩ Ｌｉｆｅｎｇ．ＤＰＬＬ ｉｍ— ｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ ｃａｒｒｉｅｒ ａｃｑｕｉｓｉｔｉｏｎ ａｎｄ ｔｒａｃｋｉｎｇ ｆｏｒ ｂｕｒｓｔ ＤＳ— ＣＤＭＡ ｒｅｃｅｉｖｅｒｓ［Ｊ］．Ｊｏｕｒｎａｌ ｏｆ Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ Ｓｃｉ— ｅｎｅｅ，２００３，５（４）：５２６—５３１． ［２］帅涛，刘会杰，梁旭文，等．一种大频偏和低信噪比条 件下的全数字锁相环设计［Ｊ］．电子与信息学报，２００５， ２７（８）：１２０８—１２１２． ＳＨＵＡＩ Ｔａｏ，ＬＩＵ Ｈｕｉｊｉｅ，ＬＩＡＮＧ Ｘｕｗｅｎ，ｅｔ ａ１．Ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＤＰＬＬ ｏｆｒｌｏｗ ＳＮＲ ｓｉｇｎａｌｓ ｗｉｔｈ ｌａｒｇｅ ｆｒｅｑｕｅｎｃｙ ｏｆｆｓｅｔ［Ｊ］． ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，２００７，４７（５）：１５６—１５８． ［４］ＡＬＭＥＩＤＡ Ｍ Ｔ，ＰＩＥＤＡＤＥ Ｓ Ｍ．Ｈｉ【ｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｎａｌｏｇ ａｎｄ ｄｉｇｉｔａｌ ＰＬＬ ｄｅｓｉｇｎ［ｃ］／／Ｐｒｏｃｅｅｄｉｎｇｓ ０ｆ ｔｈｅ １９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ．Ｏｒｌａｎｄｏ， Ｆｌｏｒｉｄａ，１９９９． ［５］ＨＵＡＮＧ Ｑｉｓｈａｎ，ＸＵ Ｈｕａ，ＹＵ Ｊｉａｎｇｔａｏ，ｅｔ ａ１．Ｐａｒａｍｅｔｅｒｓ ａｄｊｕｓｔｉｎｇ ｏｆ ｔｈｉｒｄ—ｏｒｄｅｒ ＰＬＬ ｕｓｅｄ ｉｎ ＬＥＯ ｍｏｂｉｌｅ ｓａｔｅｌｌｉｔｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍｓｆ ｃ］／／１７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｄｖａｎｃｅｄ Ｉｎｆｏｒｍａｔｉｏｎ Ｎｅｔｗｏｒｋｉｎｇ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ． Ｘｉｈｎ，Ｃｈｉｎａ，２００３． ［６］ＢＲＩＡＮ Ｄ，ＲＯＮＡＮ Ｆ．Ｄｅｓｉｇｎ ｏｆｆｏｒｔｈ ｏｒｄｅｒ ｄｉｇｉｔｌａ ＰＬＬｓ Ｕ— ｓｉｎｇ ｆｉｌｔｅｒ ｐｒｏｔｏｔｙｐｅｓ［ｃ］／／２４ｔｈ Ｎｏｒｃｈｉｐ Ｃｏｎｆｅｒｅｎｃｅ． Ｌｉｎｋｏｐｉｎｇ，Ｓｗｅｄｅｎ，２００６． ［７］ＳＴＥＰＨＥＮＳ Ｓ Ａ，ＴＨＯＭＡＳ Ｊ Ｂ．Ｃｏｎｔｒｏｌｌｅｄ—ｒｏｏｔ ｆｏｍｒｕｌａｔｉｏｎ ｏｆｒ ｄｉｇｉｔａｌ ｐｈａｓｅ—ｌｏｃｋｅｄ ｌｏｏｐｓ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｅｒｏｓｐａｃｅ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍｓ，１９９５，３１（１）：７８－９５． ［８］ＢＲＡＤＦＯＲＤ Ｗ Ｐ，ＪＡＭＥＳ Ｊ Ｓ．Ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ： ｔｈｅｏｒｙ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ［Ｍ］．Ｗａｓｈｉｎｇｔｏｎ ＤＣ：Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ａｅｒｏｎａｕｔｉｃｓ ａｎｄ Ａｓｔｒｏｎａｕｔｉｃｓ，１９９６：３６９—３７２． ［９］邱致和，王万义．ＧＰＳ原理与应用［Ｍ］．北京：电子工业出 版社，２００２：９７． ［责任编辑：孟玮］
